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楼主:nz_engineer

[IT] 這麼多碼農憧憬中國的美好工作,我來講點negative factors [复制链接]

发表于 2018-6-10 00:28 来自手机 |显示全部楼层
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xq052b 发表于 2018-6-9 15:48
如果是EE背景的话,直接看那些example design,能大致把电路图画出来就入门了。

RTL coding只是整个desi ...

这种算法直接变HDL的质量都很糟糕的,高层综合出来几十年了,结果现在业界还是要手工写RTL,这种只能是验证个概念。我看到的百万千万门的设计都是RTL级设计出来的,没见到一个是靠高层综合出来
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发表于 2018-6-10 00:56 来自手机 |显示全部楼层
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shayy 发表于 2018-6-10 00:25
澳洲?国内还是美国?澳洲用Verilog的好像不多,altera更是不少用A HDL的,方便透露下行业吗 ...

人是澳洲大学里的,学术派,用啥无所谓

发表于 2018-6-10 08:15 |显示全部楼层
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xq052b 发表于 2018-6-4 13:02
RTL is far more difficult than Python or Cuda.

我写了两段代码,我认为这两段代码是等价的,是否随便我用哪段代码,还是又规定啊?谢谢

代码1
        always @(posedge clk) begin
                if (counter == 28408)
                        counter <= 0;
                else
                        counter <= counter + 1;
        end
       
        always @(posedge clk) begin
                if (counter == 28408)
                        speaker <= ~speaker;
        end

代码2
        always @(posedge clk) begin
                if (counter == 28408)
                begin
                        counter <= 0;
                        speaker <= ~speaker;
                end       
                else
                        counter <= counter + 1;
        end

发表于 2018-6-10 09:52 来自手机 |显示全部楼层
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nz_engineer 发表于 2018-6-3 20:16
我們倒算同一行業的. IC行業在2000年代到2010早期算吃香令人嚮往的行業,現在已經是夕陽產業(少數明星如NV ...

以应用为牵引,IC行业还是有很大发展空间的,AR/VR,AI,vision, 5G,SDN,都是牵引IC发展的动力。

发表于 2018-6-10 11:06 |显示全部楼层
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shayy 发表于 2018-6-10 00:25
澳洲?国内还是美国?澳洲用Verilog的好像不多,altera更是不少用A HDL的,方便透露下行业吗 ...

我在大学里上课是教VHDL,因为那材料很老的,懒的自己换了。

以前在工业界,现在在实验室里都用Verilog的。

因为我们的最终目标是IC,在FPGA上跑一下只是为了验证一下,顺便发paper
"Free speech is meaningless unless you allow people you don't like to say things you don't like. "

By Elon Musk

发表于 2018-6-10 11:09 |显示全部楼层
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hoverfly 发表于 2018-6-10 00:28
这种算法直接变HDL的质量都很糟糕的,高层综合出来几十年了,结果现在业界还是要手工写RTL,这种只能是验 ...

是很糟糕呀,不然前端都要下岗了。

同样的一个算法,我们custom design的设计,在Cyclone V上能跑。

JHU的同行,直接Matlab -> HDL,综合花了三天,在Stratix V上跑。

当然他们的理论是,你们这种开发太费时间,Matlab只要一周就搞定验证了。

high level synthesis纯粹是听个响的东西。
"Free speech is meaningless unless you allow people you don't like to say things you don't like. "

By Elon Musk
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发表于 2018-6-10 11:14 |显示全部楼层
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DDD888 发表于 2018-6-10 08:15
我写了两段代码,我认为这两段代码是等价的,是否随便我用哪段代码,还是又规定啊?谢谢

代码1

这两段都不行,第一段的第二个always块会被综合成latch,面试三板斧之一.

第二段的coding style不好,也许功能是正确的。

但我一直是不让学生这样写,很容易出错的。

这是hardware design,先把原理图画出来,再来写code就思路很清楚了。
"Free speech is meaningless unless you allow people you don't like to say things you don't like. "

By Elon Musk

发表于 2018-6-10 11:36 |显示全部楼层
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xq052b 发表于 2018-6-10 11:09
是很糟糕呀,不然前端都要下岗了。

同样的一个算法,我们custom design的设计,在Cyclone V上能跑。

JHU 的人说的有道理,如果还在算法验证阶段,就跑去写RTL,很浪费钱,算法复杂的话,一个算法更改,就要RTL改几周,工资都远超芯片的差价了吧

发表于 2018-6-10 12:04 |显示全部楼层
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kaixinkaixin 发表于 2018-6-3 14:18
要是回中国,我感觉避开北上深吧,人多,压力大,房价贵。除非offer极其好的不得了。剩下成都,杭州之类的 ...

杭州也是996啊,同学在那基本只有周日能见到小孩,空气也不太好

发表于 2018-6-10 12:55 来自手机 |显示全部楼层
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xq052b 发表于 2018-6-10 11:14
这两段都不行,第一段的第二个always块会被综合成latch,面试三板斧之一.

第二段的coding style不好,也 ...

你看错了吧,第一段第二个块明明是用的时钟,综合出来当然是寄存器,不过就是少了个复位赋初值罢了

发表于 2018-6-10 13:06 来自手机 |显示全部楼层
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xq052b 发表于 2018-6-10 11:14
这两段都不行,第一段的第二个always块会被综合成latch,面试三板斧之一.

第二段的coding style不好,也 ...

你看错了吧,第一段第二个块明明是用的时钟,综合出来当然是寄存器,不过就是少了个复位赋初值罢了
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发表于 2018-6-10 17:39 |显示全部楼层
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xq052b 发表于 2018-6-10 11:14
这两段都不行,第一段的第二个always块会被综合成latch,面试三板斧之一.

第二段的coding style不好,也 ...

先说下,我初学。实在看不懂你的回答,我发的代码在fpga板上运行过的,我用数字示波器检查过周期和波形的,和我想要的结果完全一致,不能理解为何这两段代码的错误,其中一段代码还是抄网上其他人的教学代码,所以就听不懂你的回答啦

发表于 2018-6-10 18:06 |显示全部楼层
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DDD888 发表于 2018-6-10 17:39
先说下,我初学。实在看不懂你的回答,我发的代码在fpga板上运行过的,我用数字示波器检查过周期和波形的 ...

Latch综合的时候应该有warning的,回去看一下就知道怎么回事了,fpga开发这点和软件是相同的,最好没有warning
FPGA和软件不同的是code好坏对系统影响很大,不合理的code,可能低速或者设计比较小的时候没问题,时钟速度提高或者设计变得复杂的时候就会有timing的问题,altera timing closure的document可以去看看,我当时觉得还挺有帮助的,我是纯粹自学的一知半解而已

发表于 2018-6-10 18:55 来自手机 |显示全部楼层
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DDD888 发表于 2018-6-10 17:39
先说下,我初学。实在看不懂你的回答,我发的代码在fpga板上运行过的,我用数字示波器检查过周期和波形的 ...

别人看错了,不用去计较这些,只要你自己综合,时序,仿真都能过,fpga工作正常就行

发表于 2018-6-10 19:06 |显示全部楼层
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hoverfly 发表于 2018-6-10 18:55
别人看错了,不用去计较这些,只要你自己综合,时序,仿真都能过,fpga工作正常就行 ...

谢谢,你说的让我放心了。

发表于 2018-6-10 19:10 |显示全部楼层
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hoverfly 发表于 2018-6-10 18:55
别人看错了,不用去计较这些,只要你自己综合,时序,仿真都能过,fpga工作正常就行 ...

顺便请教下,哪里有verilog的论坛来让我提点关于verilog写代码的问题啊?问题憋在心里,没处去问很是苦恼
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发表于 2018-6-10 20:55 |显示全部楼层
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DDD888 发表于 2018-6-10 17:39
先说下,我初学。实在看不懂你的回答,我发的代码在fpga板上运行过的,我用数字示波器检查过周期和波形的 ...

我建议你先找本教科书看一下吧,时序电路,组合逻辑,卡诺图,基本的基本。

Verilog或者VHDL,whatever HDL都仅仅是一种语言。
"Free speech is meaningless unless you allow people you don't like to say things you don't like. "

By Elon Musk

发表于 2018-6-10 20:58 |显示全部楼层
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hoverfly 发表于 2018-6-10 13:06
你看错了吧,第一段第二个块明明是用的时钟,综合出来当然是寄存器,不过就是少了个复位赋初值罢了 ...

这么说吧,是不是会综合成latch,不同的综合工具结果不尽相同。

但是if else没写全的,100%会报warning,may inference latch blabla
"Free speech is meaningless unless you allow people you don't like to say things you don't like. "

By Elon Musk

发表于 2018-6-10 20:59 |显示全部楼层
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shayy 发表于 2018-6-10 11:36
JHU 的人说的有道理,如果还在算法验证阶段,就跑去写RTL,很浪费钱,算法复杂的话,一个算法更改,就要R ...

对啊,出发点不一样,我们是奔着IC去的,那是一个学生的PhD
"Free speech is meaningless unless you allow people you don't like to say things you don't like. "

By Elon Musk

发表于 2018-6-10 21:03 |显示全部楼层
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虞宅与美丽 发表于 2018-6-3 14:08
我一直怀疑,美团的外卖那么便宜,就算人工也便宜,但是食物质量真的能那么有保障吗? ...

经常有爆料说美团什么的都有一批地下作坊帮他们做,彼此心照不宣,所谓民不举官不纠。

发表于 2018-6-10 21:26 |显示全部楼层
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nz_engineer 发表于 2018-6-3 20:12
大多數碼農來講夜生活就是去一家店吃完飯回公司繼續加班吧

能理解lz的那种痛苦:  好不容易花了不少时间才跳出了粪坑,结果却发现自己要提前退休了  所以想在混吃等死之前再闪耀一次

很好奇你的澳洲护照怎么还没有拿到?
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发表于 2018-6-10 22:00 |显示全部楼层
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nz_engineer 发表于 2018-6-3 12:03
frankly 我一直處於反思狀態.出國前我堅信我prioritize personal life 但來了以後還是不甘心一輩子就這樣 ...

楼主如果很向往美国的NVIDIA,有没有了解他们是否全球招聘。硬件行业我不了解,码农行业的话,像Google,Amazon,FB都经常来澳洲招聘,澳洲本地的Google,Amazon,MS也经常看到招人的广告。
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禁止发言

发表于 2018-6-10 22:08 来自手机 |显示全部楼层
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xfym 发表于 2018-6-3 13:53
居然担心回国内,会吃不好?

实在太难以想像了

巴哥应该是没想到还有这种操作,毕竟一般人眼里都不会觉得在吃方面还有什么可讨论的,凸凹1:999完败。

给巴哥@一下进来学习学习,以后技能库里也多一招
签名被屏蔽
头像被屏蔽

禁止发言

发表于 2018-6-10 22:15 来自手机 |显示全部楼层
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nz_engineer 发表于 2018-6-3 20:00
不用加班的工作很多,比如當IELTS培訓班教師... 我以前上的培訓班就有一個老師是澳洲留學畢業沒能留下的

...

新东方教雅思的忙季一天上12个小时的课早8上到晚9 10还少了?现在薪资水平不清楚了,五年前月薪大概是5万税前,深圳
签名被屏蔽

发表于 2018-6-10 23:14 来自手机 |显示全部楼层
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gooty1 发表于 2018-6-10 12:04
杭州也是996啊,同学在那基本只有周日能见到小孩,空气也不太好

996的公司占上班族的比例不会是多数

很简单的办法,看看杭州下班晚高峰是下午五六点还是晚上9点以后就知道了

发表于 2018-6-11 08:33 |显示全部楼层
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dpblue 发表于 2018-6-10 23:14
996的公司占上班族的比例不会是多数

很简单的办法,看看杭州下班晚高峰是下午五六点还是晚上9点以后就知 ...

IT行业从业人数占的比例还不够大
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发表于 2018-6-11 10:47 来自手机 |显示全部楼层
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本帖最后由 hoverfly 于 2018-6-11 10:55 编辑
xq052b 发表于 2018-6-10 20:58
这么说吧,是不是会综合成latch,不同的综合工具结果不尽相同。

但是if else没写全的,100%会报warning ...


呵呵,不会的,任何一个综合工具只要看见有个posedge在那,就不会综合成latch。自然也就不会有warning了,你问问这位新同学他那综合有没有报warning?

发表于 2018-6-11 10:52 来自手机 |显示全部楼层
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DDD888 发表于 2018-6-10 19:10
顺便请教下,哪里有verilog的论坛来让我提点关于verilog写代码的问题啊?问题憋在心里,没处去问很是苦恼 ...

我记得国内有个eda啥的很大的论坛很不错可以去看看试试,就是不记得具体名字了。国外有个edaboard很好

发表于 2018-6-11 11:28 |显示全部楼层
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hoverfly 发表于 2018-6-11 10:52
我记得国内有个eda啥的很大的论坛很不错可以去看看试试,就是不记得具体名字了。国外有个edaboard很好 ...

太感谢了,正是我想要的。

发表于 2018-6-11 11:31 |显示全部楼层
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本帖最后由 DDD888 于 2018-6-11 11:46 编辑
hoverfly 发表于 2018-6-11 10:47
呵呵,不会的,任何一个综合工具只要看见有个posedge在那,就不会综合成latch。自然也就不会有warning了 ...


我用的是http://www.clifford.at/icestorm/ 在icestick ,我没看到make输出有任何警告

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